比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是（）。
A.A
B.B
C.C
D.D
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在CP作用下，欲使D触发器具有Qn+1=
的功能，其D端应接（）
A.1
B.0
C.Qn
D.
或非门构成的基本RS触发器，输入端SR的约束条件是（）
A.A
B.B
C.C
D.D
A.8
B.2
C.3
D.4
A.译码器
B.编码器
C.全加器
D.寄存器
A.全局布线区
B.通用逻辑块
C.输出布线区
D.I/O单元
A.触发器
B.计数器
C.EPROM
D.加法器
A.固定；可编程
B.可编程；可编程
C.固定；固定
D.可编程；固定
A.n
B.2n
C.2n-1
D.2n-2n
A.3
B.4
C.5
D.10
最新试题
如图，此电路的输入端I0_L是低电平有效，输出A2A1A0是高电平有效，AVALID有效表示的是（）。
逻辑函之间满足（）关系。
如图所示电路论述正确的是（）。
要使JK触发器在时钟脉冲作用下，实现输出，则输入信号应为（）。
已知有二输入逻辑门，只有当输X和Y都为1时，输出F才为1，则X，Y与F的逻辑关系为（）。
已知函数F（A，B，C，D）=（AB’）’+（C’D+B’C）’，则其最简表达式为（）。
约束项在函数化简时可以当作1，是因为在实际电路中，这种输入组合根本不可能会让其发生。
电路结构如图所示，该电路是（）。
TTL门电路具有负载能力强、抗干扰能力强和转换速度高等特点。
若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。