A.全局布线区
B.通用逻辑块
C.输出布线区
D.输入输出单元
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A.可编程逻辑阵列
B.可编程阵列逻辑
C.通用阵列逻辑
D.只读存储器
A.与当前输入有关
B.与当前状态有关
C.与当前输入和状态都有关
D.与当前输入和状态都无关
JK触发器在CP脉冲作用下,欲使Qn+1=Q,则输入信号必定不为()。
A.A
B.B
C.C
D.D
A.RS=X0
B.RS=0X
C.RS=X1
D.RS=1X
在四变量卡诺图中有()个小格是“1”
A.13
B.12
C.6
D.5
A.一般TTL与非门
B.集电极开路TTL与非门
C.一般CMOS与非门
D.一般TTL或非门
下列关于异或运算的式子中,不正确的是()
A.A
B.B
C.C
D.D
A.n2个
B.2n个
C.(2n-1)个
A.(01000011)2
B.(01010011)2
C.(10000011)2
D.(000100110001)2
A.(AF)16
B.(001010000010)8421BCD
C.(10100000)2
D.(198)10
最新试题
利用开关代数的公理或定理,判断与(x+y’)’等价的逻辑关系为()。
如图,此电路的输入端I0_L是低电平有效,输出A2A1A0是高电平有效,AVALID有效表示的是()。
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
要使JK触发器在时钟脉冲作用下,实现输出,则输入信号应为()。
电路结构如图所示,该电路是()。
十进制数178.5对应的余3码是()。
为实现将D触发器转换为T触发器,下图所示电路的虚框内应是()。
TTL门电路具有负载能力强、抗干扰能力强和转换速度高等特点。
两个二进制数的补码相加,有溢出的是()。
已知有二输入逻辑门,只有当输X和Y都为1时,输出F才为1,则X,Y与F的逻辑关系为()。