‍verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是（）。

已知某N沟道增强型MOS场效应管的。下表给出了四种状态下和的值，那么各状态下器件的工作状态为（）。

CD放大器具有较（）的输入电阻和较（）的输出电阻。‌‍‌‍‌

CG放大器具有较（）的输入电阻和较（）的输出电阻。​

当VGS=0时，能够导通的MOS管为（）

假设NEMOSFET已工作在饱和区，若uDS继续增大时，沟道夹断点向漏极移动。

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足够大。输入输出信号均通过电容耦合进行传输（注意图中未画出电容），要实现增益为15倍的放大电路，则RD=（）kΩ。‎

‏在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assign out1=（sel &b）∣（~sel &a），这条语句对应的是（）。

‎某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学观测到输出端S0，S1端输出电平分别为逻辑高电平，逻辑低电平。请问此刻电路输入端D0，D1电平可能分别为（）。

‌电路如图所示，如果电容C2开路，则MOSFET的漏极直流电压将会（），漏极交流电压将会（），增益将会（）。