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A.NMOS
B.CMOS
C.TTL
D.ECL
用四选一数据选择器实现函数Y=AB+
，应使（）
A.D0=D2=0，D1=D3=1
B.D0=D2=1，D1=D3=0
C.D0=D0=0，D2=D3=1
D.D0=D0=1，D2=D3=0
A.n
B.2*n
C.2n
D.2n+1
A.4
B.8
C.16
D.32
JK触发器在CP脉冲作用下，欲使Qn+1=
，则输入信号应为（）
A.0=J=K
B.J=Q，K=
C.J=
，K=Q
D.J=Q，K=0
A.16
B.8
C.4
D.2
A.32和8
B.16和8
C.15和8
D.14和8
A.16个
B.2个
C.4个
D.8个
A.3
B.4
C.5
D.6
A.7CDH
B.8CEH
C.9ABH
D.747H
最新试题
使用74HC138实现逻辑函数正确的是（）。
如图电路实现的逻辑函数是（）。
二进制加法运算包含的输入、输出变量有（）。
已知有二输入逻辑门，只有当输X和Y都为1时，输出F才为1，则X，Y与F的逻辑关系为（）。
若集成块内部为驱动单元提供的驱动能力为1X，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）相当于（）个内部标准门级联的延迟时间。
约束项在函数化简时可以当作1，是因为在实际电路中，这种输入组合根本不可能会让其发生。
若集成块内部为驱动单元提供的驱动能力为1X，最小反相器（1X）延迟时间为2，对于下图所示的输出缓冲设计（图中反相器上面标注了相应的驱动能力），该输出单元的延迟时间（从a到y）最接近于（）。
十进制数178.5对应的余3码是（）。
逻辑函之间满足（）关系。
如图，此电路的输入端I0_L是低电平有效，输出A2A1A0是高电平有效，AVALID有效表示的是（）。