现在定义了一个1位的加法器addbit（ci，a，b，co，sum），模块的结果用表达式表示为{co，sub}=a+b+ci，其中a，b为两个加数，ci为来自低位的进位，sum为和，co为向高位的进位，如果以此1位加法器构建四位加法器，同时定义顶层模块中的端口信号和中间变量的定义：下面通过层次调用的方式进行逻辑实现中的表达式正确的是（）。

‌MOSFET源极漏极间的长度L越大，沟道长度调制效应越明显。​‌​

‏verilogHDL中已经预先定义了的门级原型的符号有（）。

‏在使用verilog描述一个二选一的数据选择器时，使用一条语句来进行描述assign out1=（sel &b）∣（~sel &a），这条语句对应的是（）。

‎6位7段数码管动态显示模块如图，要求人眼看到所有数码管同时显示各自对应的数字，控制数码管位选信号的动态扫描时钟信号频率约为多少？（）

‍已知Nexys4开发板外部时钟信号频率为100MHz，数字钟用来产生秒信号的时钟信号频率为1Hz，若采用计数器对100MHz的外部时钟分频得到1Hz的秒信号，请问该计数器至少需要多少位？（）

‌5.1K±5%欧姆的五环电阻的色环序列为（）。

CG放大器具有较（）的输入电阻和较（）的输出电阻。​

‎某次电路实验中，一同学按如下电路图连接电路，完成实验。其中D0，D1端为输入端，S0与S1为输出端。在实验过程中，该同学观测到输出端S0，S1端输出电平分别为逻辑高电平，逻辑低电平。请问此刻电路输入端D0，D1电平可能分别为（）。

‎verilog语法中，间隔符号主要包括（）。