图示ROM阵列逻辑图,当地址为A1A0=10时,该字单元的内容为()
A.1l10
B.0111
C.1010
D.0100
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图示触发器电路的特征方程Qn+1=()
A.TQn+TQn
B.TQ+TQn
C.Q
D.T
A.全加器
B.存储电路
C.译码器
D.选择器
A.
B.
C.
D.
A.前者有 2 个稳态,后者只有 1 个稳态
B.前者没有稳态,后者有 2 个稳态
C.前者没有稳态,后者只有 1 个稳态
D.两者均只有 1 个稳态,但后者的稳态需要一定的外界信号维持
A.
B.
C.
D.
A.OC门
B.PMOS
C.NMOS
D.CMOS
A.2n-n
B.2n-2n
C.2n
D.2n-1
下列各触发器中,图()触发器的输入、输出信号波形图如下图所示。
A.
B.
C.
D.
下图所示逻辑图输出为“1”时,输入变量()ABCD 取值组合为
A.0000
B.0101
C.1110
D.1111
A.(01000011)2
B.(01010011)2
C.(10000011)2
D.(000100110001)2
最新试题
如图,此电路的输入端I0_L是低电平有效,输出A2A1A0是高电平有效,AVALID有效表示的是()。
如图电路,描述正确的是()。
对于D触发器,如果时钟频率为10MHz,输出信号Q的频率可能是()MHz。
利用开关代数的公理或定理,判断与(x+y’)’等价的逻辑关系为()。
要使TTL与非门变成反相器,多余的输入端不能采用的方法为()。
要使CMOS门输入高电平,不能使用的方法为()。
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
CC4000系列的CMOS门电路不能直接接()系列的门电路。
如图所示电路论述正确的是()。