下列时序电路的状态图中,具有自启动功能的是()
A.A
B.B
C.C
D.D
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图示ROM阵列逻辑图,当地址为A1A0=10时,该字单元的内容为()
A.1110
B.0111
C.1010
D.0100
函数F=+AB转换成或非-或非式为()
A.A
B.B
C.C
D.D
A.F=AB
B.F=A+B
C.A+BC
D.F=B+C
逻辑函 ,当变量的取值为()时,将出现竞争冒险现象。
A.B=C=1
B.B=C=0
C.A=1,C=0
D.A=0,B=0
一个3:8线的地址译码器(74LS138),其控制信G1、的组合为()时才对输入进行译码。
A.110
B.101
C.111
D.100
A.2
B.3
C.4
D.5
A.JK=00
B.JK=01
C.JK=10
D.JK=11
A.与门
B.或门
C.非门
D.与非门
A.与项相或
B.最小项相或
C.最大项相与
D.或项相与
A.6
B.7
C.8
D.9
最新试题
若集成块内部为驱动单元提供的驱动能力为1X,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)相当于()个内部标准门级联的延迟时间。
BCD码译码器如果不允许输入大于9的数值的时候,当输入10时,输出为()。
如图,是151的电路设计,其中输入端的使用了6个反相器,而实现逻辑功能应该可以省掉三个,为什么这么设计()。
关于集成块的输出单元,下列说法中正确的是()。
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
如图电路实现的逻辑函数是()。
数字设计的层次主要有()。
已知函数F(A,B,C,D)=(AB’)’+(C’D+B’C)’,则其最简表达式为()。
两个二进制数的补码相加,有溢出的是()。
约束项在函数化简时可以当作1,是因为在实际电路中,这种输入组合根本不可能会让其发生。