A.加法器
B.译码器
C.分频器
D.减法器
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A.触发器
B.译码器
C.计数器
D.分频器
A.敏感信号为时钟信号
B.用WAIT ON语句等待时钟
C.用IF条件语句判断
D.用WAIT FOR语句等待时间到
A.时间值
B.信号值
C.变量值
D.布尔量
A.时间值
B.信号值
C.变量值
D.布尔量
A.时间值
B.信号值
C.变量值
D.布尔量
A.时间值
B.信号值
C.变量值
D.布尔量
A.PROCESS不可以与其它进程并发运行
B.进程结构中的所有语句都是按顺序执行的
C.为启动进程,进程中必须包含一个显示的敏感信号量
D.进程之间的通讯是通过信号量传递来实现的
A.FOR
B.IF
C.WHILE
D.CASE
A.敏感信号
B.内部变量
C.外部变量
D.常数
A.比较是从最左边的位开始,自左自右按位进行比较
B.比较是从最右边的位开始,自右自左按位进行比较
C.比较是从最低的位开始,自低到高按位进行比较
D.比较是从最高的位开始,自高到低按位进行比较
最新试题
若集成块内部为驱动单元提供的驱动能力为1X,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)相当于()个内部标准门级联的延迟时间。
如图电路,描述正确的是()。
若集成块内部为驱动单元提供的驱动能力为1X,最小反相器(1X)延迟时间为2,对于下图所示的输出缓冲设计(图中反相器上面标注了相应的驱动能力),该输出单元的延迟时间(从a到y)最接近于()。
如图,此电路的输入端I0_L是低电平有效,输出A2A1A0是高电平有效,AVALID有效表示的是()。
要使JK触发器在时钟脉冲作用下,实现输出,则输入信号应为()。
构成数字电路最基本的器件主要有()。
如图所示电路论述正确的是()。
与模拟电路相比,数字系统的优越性主要体现在()。
已知函数F(A,B,C,D)=(AB’)’+(C’D+B’C)’,则其最简表达式为()。
BCD码译码器如果不允许输入大于9的数值的时候,当输入10时,输出为()。