已知电路图如下图所示，当多路选择器的选择输入端AB=11，计数器74193（），输出端Z的输出序列为（）。
A.工作在累加计数状态；11000000
B.工作在累加计数状态；00111111
C.工作在累减计数状态；11000000
D.工作在累减计数状态；00111111
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A.标准与或；标准与或
B.标准与或；最简与或
C.最简与或；标准与或
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已知阵列图如下图所示，下列描述错误的是（）。
A.这是一个可编程只读存储器PROM电路
B.这个电路的功能是实现全加器功能
C.输出F1表示全加器本位的和
D.输出F1表示全加器向高位的进位
下图所示用5G555构成的多谐振荡器，如果电容C和电阻R1的值保持不变，增大R2的电阻值，那么多谐振荡器生成的矩形波的占空比将（）。
A.不变
B.减小
C.增大
D.不确定
下面图示电路中，当M=1时，实现的是模（）计数功能。
A.7
B.8
C.9
D.10
如下图所示电路，假设初始状态为0000，DR和DL端串行输入序列11011001（从左至右顺序输入），在4个时钟周期后，寄存器状态输入QDQCQBQA为（）。
A.1011
B.1101
C.1001
D.1000
A.有16个输入端，1个输出端，4个控制端
B.有16个输入端，1个输出端，3个控制端
C.有1个输入端，16个输出端，4个控制端
D.有1个输入端，16个输出端，3个控制端
某电平异步时序逻辑电路的流程表如下表所示，电路中存在非临界竞争的位置有（）。
A.稳态（00，11）输入由00变为01
B.稳态（11，01）输入由11变为10
C.稳态（11，11）输入由11变为01
D.稳态（10，10）输入由10变为11
下图所示电路是一个（）。
A.组合逻辑电路
B.同步时序逻辑电路
C.脉冲异步时序逻辑电路
D.电平异步时序逻辑电路
在下图所示电路中，假定初始状态y2y1=00，请问在输入端x接收3个脉冲后，电路状态y2y1是（）。
A.00
B.01
C.10
D.11
A.可编程只读存储器PROM
B.复杂可编程逻辑器件CPLD
C.通用阵列逻辑GAL
D.可编程逻辑阵列PLA
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已知描述某同步时序电路的状态图如下图所示，假定输入序列为x=01011011，初始状态为A，则电路的状态序列为（），输出响应序列为（）。
具有3个选择控制端的数据选择器能对（）个输入数据进行选择，对应选择输入端的任何一种取值，可选中（）个输入数据输出。
已知原始状态图如下图所示，状态化简后电路需要的触发器应为（）个。
电平异步时序逻辑电路工作的基本条件有（）。
实现模（215）10的加法计数需要（）片74193。
一个n位的D/A换器的分辨率为（）。
已知某异步时序电路的流程表如下表所示，其中x1和x2为电路输入端。分析流程表，电路中有（）条反馈回路，当（）时会发生临界竞争。
已知脉冲异步时序逻辑电路如下图所示，其功能是（）。
对于一个输入为XYZ的脉冲异步时序逻辑电路，下面的输入脉冲组合中，（）是允许的。
设计一个mealy型的110序列检测器，需要（）个触发器，而设计moore型的110序列检测器则需要（）个触发器。