如下图所示电路，假设初始状态为0000，DR和DL端串行输入序列11011001（从左至右顺序输入），在4个时钟周期后，寄存器状态输入QDQCQBQA为（）。
A.1011
B.1101
C.1001
D.1000
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A.有16个输入端，1个输出端，4个控制端
B.有16个输入端，1个输出端，3个控制端
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D.有1个输入端，16个输出端，3个控制端
某电平异步时序逻辑电路的流程表如下表所示，电路中存在非临界竞争的位置有（）。
A.稳态（00，11）输入由00变为01
B.稳态（11，01）输入由11变为10
C.稳态（11，11）输入由11变为01
D.稳态（10，10）输入由10变为11
下图所示电路是一个（）。
A.组合逻辑电路
B.同步时序逻辑电路
C.脉冲异步时序逻辑电路
D.电平异步时序逻辑电路
在下图所示电路中，假定初始状态y2y1=00，请问在输入端x接收3个脉冲后，电路状态y2y1是（）。
A.00
B.01
C.10
D.11
A.可编程只读存储器PROM
B.复杂可编程逻辑器件CPLD
C.通用阵列逻辑GAL
D.可编程逻辑阵列PLA
下图用PLA和D触发器组成的时序电路中，激励函数表达式错误的是（）。
A.
B.
C.
D.
A.4-4-4
B.4-5-4
C.4-7-4
D.4-6-4
A.输出不同
B.次态相同
C.输出相同
D.次态交错
下图所示CMOS电路是一个（）。
A.CMOS与非门
B.CMOS或非门
C.CMOS传输门
D.CMOS三态门
A.输出高电平
B.输出低电平
C.扇入系数
D.扇出系数
最新试题
设计一个判断输入8421码表示的十进制数是否大于5的组合逻辑电路，至少需要（）个逻辑门。
用3线-8线译码器74138（逻辑符号如下图所示）和与非门实现函数的功能时，74138的输出端（）连接与非门。
一个n位的D/A换器的分辨率为（）。
设计一个mealy型的110序列检测器，需要（）个触发器，而设计moore型的110序列检测器则需要（）个触发器。
电平异步时序逻辑电路工作的基本条件有（）。
已知某异步时序电路的流程表如下表所示，其中x1和x2为电路输入端。分析流程表，电路中有（）条反馈回路，当（）时会发生临界竞争。
通常，使用参数（）来衡量D/A转换器的转换速度。
实现模（215）10的加法计数需要（）片74193。
下图所示CMOS电路实现的逻辑是（）。
为了实现计数功能，集成寄存器74194的控制端S0S1可以是（）。