用3线-8线译码器74138（逻辑符号如下图所示）和与非门实现函数
的功能时，74138的输出端（）连接与非门。
A.
B.
C.
D.
您可能感兴趣的试卷
你可能感兴趣的试题
A.3；3
B.8；3
C.8；1
D.3；1
A.属于电平触发，对缓慢变化的信号同样适用
B.可以看成一个具有滞后特性的反相器
C.有一个稳态和一个暂稳态
D.可以将正弦波变换为矩形波
已知电路图如下图所示，当多路选择器的选择输入端AB=11，计数器74193（），输出端Z的输出序列为（）。
A.工作在累加计数状态；11000000
B.工作在累加计数状态；00111111
C.工作在累减计数状态；11000000
D.工作在累减计数状态；00111111
A.标准与或；标准与或
B.标准与或；最简与或
C.最简与或；标准与或
D.最简与或；最简与或
已知阵列图如下图所示，下列描述错误的是（）。
A.这是一个可编程只读存储器PROM电路
B.这个电路的功能是实现全加器功能
C.输出F1表示全加器本位的和
D.输出F1表示全加器向高位的进位
下图所示用5G555构成的多谐振荡器，如果电容C和电阻R1的值保持不变，增大R2的电阻值，那么多谐振荡器生成的矩形波的占空比将（）。
A.不变
B.减小
C.增大
D.不确定
下面图示电路中，当M=1时，实现的是模（）计数功能。
A.7
B.8
C.9
D.10
如下图所示电路，假设初始状态为0000，DR和DL端串行输入序列11011001（从左至右顺序输入），在4个时钟周期后，寄存器状态输入QDQCQBQA为（）。
A.1011
B.1101
C.1001
D.1000
A.有16个输入端，1个输出端，4个控制端
B.有16个输入端，1个输出端，3个控制端
C.有1个输入端，16个输出端，4个控制端
D.有1个输入端，16个输出端，3个控制端
某电平异步时序逻辑电路的流程表如下表所示，电路中存在非临界竞争的位置有（）。
A.稳态（00，11）输入由00变为01
B.稳态（11，01）输入由11变为10
C.稳态（11，11）输入由11变为01
D.稳态（10，10）输入由10变为11
最新试题
逻辑函数F（A，B，C，D）=∑m（2，7，8，12，13，14，15）的卡诺图，下面画法正确的是（）。
为了实现计数功能，集成寄存器74194的控制端S0S1可以是（）。
下图所示电路的功能是（）。
已知描述某同步时序电路的状态图如下图所示，假定输入序列为x=01011011，初始状态为A，则电路的状态序列为（），输出响应序列为（）。
已知脉冲异步时序逻辑电路如下图所示，其功能是（）。
对于一个输入为XYZ的脉冲异步时序逻辑电路，下面的输入脉冲组合中，（）是允许的。
设计一个判断输入8421码表示的十进制数是否大于5的组合逻辑电路，至少需要（）个逻辑门。
电平异步时序逻辑电路工作的基本条件有（）。
设计一个mealy型的110序列检测器，需要（）个触发器，而设计moore型的110序列检测器则需要（）个触发器。
下图所示的PLD连接表示的输出函数表达式F等于（）。