进程必须位于（）内部，变量必须定义于（）内部。

（）状态机输出只依赖于器件的当前状态，与输入信号无关。

图中给出了4位逐位进位全加器，请完成其VHDL程序。

根据已给出的全加器的VHDL程序，试写出一个4位逐位进位全加器的VHDL程序。

VHDL语言的变量和信号有什么区别？

语句type wr is（wr0，wr1，wr2，wr3，wr4，wr5）；定义了一个状态机变量wr，可以直接对wr赋值。

CONSTANT T2：std_logic <= ’0’;

VHDL语言构造体的描述方式有哪几种？试述各自的特点。

signal标识符合法吗？

用IF语句编写一个二选一电路，要求输入a、b, sel为选择端，输出q。