最高性能的N位加法器结构的延时与位数N之间是（）关系。

单项选择题最高性能的N位加法器结构的延时与位数N之间是（）关系。

A.线性关系
B.平方根关系
C.无关
D.对数关系

1.单项选择题对于一个组成N位加法器当中全加器电路来说，它的关键路径是（）。

A.加数到和的路径
B.加数到进位输出的路径
C.进位输入到和的路径
D.进位输入到进位输出的路径

2.多项选择题下列全加器中的进位输出逻辑表达式正确的是（），其中A，B，C分别是两个加数和进位输入（注：符号^表示异或运算）。

A.AB+C（A+B）
B.AB+C（A^B）
C.A+B+C
D.A^B^C

3.多项选择题下列技术在时钟网络布线中可以采用，来保障时钟信号质量的有（）。

A.增加时钟线与其它互连线的间距
B.增加时钟线的宽度
C.时钟驱动器旁边放置去耦电容
D.在时钟线两侧放置地线
E.时钟线绕线时进行RC匹配

4.单项选择题时钟树的核心思想是（）。

A.通过增加互连线的分支降低布线难度
B.通过均衡时钟信号的路径延时使得时钟偏差最小化
C.把时钟信号均匀的分散到芯片各处
D.使得每个分支上的时钟驱动器数量相等

5.单项选择题下列哪个因素是造成时钟抖动的最主要原因？（）

A.IR drop
B.温度梯度
C.信号线对时钟线的干扰
D.时钟源的抖动

6.单项选择题下列哪个因素是造成时钟偏差的最主要原因？（）

A.器件之间的工艺偏差
B.互连线介质厚度不均匀
C.温度梯度（分布的不均匀性）
D.IR drop

7.多项选择题下列关于数字大规模集成电路中时钟信号的分布网络的设计目标的表述正确的是（）。

A.尽量使得芯片各处的时钟信号同时翻转
B.时钟信号的边沿陡直
C.减小时钟信号延时
D.用尽量少的线把所有寄存器时钟引脚连在一起就可以

8.多项选择题动态时序单元的主要优点有（）。

A.时钟负载小
B.传播延时和建立时间短
C.电路面积小
D.时钟重叠时也能正常工作

9.单项选择题当一个正电平锁存器的数据在时钟下降沿之前变化，但不满足建立时间，会出现下列哪种情况？（）

A.变化之后的数据最终写入锁存器
B.变化之后的数据最终没有被锁存器保存下来
C.时钟下降之后锁存器的值被改写

10.单项选择题判断一个电路是否是时序逻辑电路，关键看它（）。

A.是否有时钟信号
B.是否存在反馈
C.是否具有记忆功能
D.是否输出结果随时钟不断变化