画出用多米诺逻辑实现X=AB+C，Y=XD的电路图，并根据下图的输入画出X，Y的波形（不考虑延迟）。

根据下面的版图，求A到B的总电容，已知某工艺的典型面电容值为：Cox为0.6，金属与衬地为0.03，金属与多晶硅为0.045，金属与扩区为0.05，多晶硅与衬地为0.045，面电容的单位为fF/μm2）。

求图中电路从A到B的电容值，已知面电容值（fF/μm2）分别为：Cox为0.6，金属与衬底为0.03，多晶硅与衬底为0.045。

下图是一个电路的部分版图，求A到B的总电容，已知某工艺的典型面电容值为：Cox为0.6，金属与衬地为0.03，金属与多晶硅为0.045，金属与扩区为0.05，多晶硅与衬地为0.045，面电容的单位为fF/μm2）。

某CMOS微处理器有40万支晶体管，工作在20MHz频率下，工作电压为5V。假设该微处理器是由五个晶体管组成的基本门实现的，每个基本门的负载为0.1pF，试计算该芯片的动态功耗。这种计算方法是否正确？如果不正确，试提出改正方案。

画出图中版图的电路原理图。

一个采用10个CMOS反相器的系统工作在30MHz和5V电源下，试计算每级门的功耗和平均电流，如果金属线的最大电流密度是0.8mA/μm，试求电源和地线的宽度？（假定CMOS反相器的负载电容是0.15pF，PN结的反向漏电流是0.2nA）

在下图中，分别给出测试1/1、3/1、4/0错误的测试向量。"

CMOS反相器的负载为相同尺寸的反相器时，反相器的门延迟时间是多少？计算中只考虑栅电容负载的影响。

设1μmCMOS工艺的参数为：栅氧化层厚度35nm，栅氧化层介电常数ε0εox为3.45x10-13F/cm，电子迁移率500cm2/V.s空穴迁移率200cm2/V.s，阈值电压Vtn=-Vtp=0.8V晶体管最小栅宽3μm，电源电压3V，有两个反相器相连（栅长相等），前一级为最小尺寸，后一级宽长比为前一级的3倍，驱动的负载CL=10fF，试求反相器链的延迟时间。