A.全摆幅
B.无比逻辑
C.无静态功耗(忽略器件漏电流)
D.低阻抗输出
您可能感兴趣的试卷
你可能感兴趣的试题
A.静态互补CMOS逻辑
B.动态逻辑
C.传输管逻辑
D.伪NMOS逻辑
A.静态互补CMOS
B.伪NMOS
C.CPL
D.差分多米诺逻辑
A.一级多米诺逻辑由一个动态逻辑门和一个静态反相逻辑门串联而成
B.彼此串联的一组多米诺逻辑的预充和求值是并行进行的,因此速度很快
C.多米诺逻辑工作的最高时钟频率主要由各级门的求值时间之和决定
D.为了提高性能,多米诺逻辑中的输出反相器往往采用high-skew反相器
A.VDD/2
B.阈值电压VT
C.VDD
D.VDD-VT
A.互补CMOS逻辑门的下降速度更快,静态功耗更高
B.互补CMOS逻辑的下降速度更快,静态功耗更低
C.伪NMOS逻辑的下降速度更快,静态功耗更高
D.伪NMOS逻辑的下降速度更快,静态功耗更低
A.在芯片当中的任一位置上放置一个电容
B.靠近大的驱动器的地方应该放置去耦电容
C.电源线下方应该放置去耦电容
D.尽量远离要稳定的电源电压的电路
A.可以减小各处电路的电源/地线上的寄生电阻
B.可以减小流过电源/地线上的电流
C.可以使得芯片各处的电源/地线上的寄生电阻相等
D.增大导线的对地电容,滤除电压的波动
A.耦合电容更大
B.干扰信号摆幅大
C.受害信号线是低阻抗节点(被低的驱动电阻驱动)
D.干扰信号翻转速度快
A.1
B.2
C.3
D.0
A.集总电容模型
B.分布rc模型
C.集总RC模型
D.看作理想导线
最新试题
去飞边毛刺工艺主要有介质去飞边毛刺、溶剂去飞边毛刺、水去飞边毛刺。
使用3D封装技术可以实现40~50倍的成品尺寸和重量的减少。
QFP的结构形式因带有引线框(L/F),对设定的电性能无法调整,而BGA可以通过芯片片基结构的变更,得到所需的电性能。
AUBM的形成可以采用()方法。
键合工艺失效,,键合点尾丝不一致,可能产生的原因有()。
制造和封装工艺过程中的材料性能是决定材料应用的关键,制造性能主要包括()。
WLCSP技术最根本的优点是IC到PCB之间的电感很大。
键合工艺失效,焊盘产生弹坑的原因有()。
按照芯片组装方式的不同,关于SiP的分类,说法错误的是()。
凸点的制作技术有()。